메모리 반도체 원리 - memoli bandoche wonli

반도체 메모리란? 반도체 메모리란?

반도체 메모리란, 반도체의 회로를 전기적으로 제어함으로써, 데이터를 기억 · 저장하는 반도체 회로 장치입니다.
자기 및 광학 디스크 장치 등과 비교 시,

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반도체 메모리란? 반도체 메모리란?
반도체 메모리 분류
각종 메모리의 특징

데이터 읽기 및 쓰기 속도가 빠르다
기억 밀도가 높다
소비전력이 적다
진동에 강하다

는 특징이 있습니다.

전원 차단 시, 기억 내용이 지워지는 것을휘발성 메모리（Volatile Memory）、지워지지 않는 것을 비휘발성 메모리（Non-Volatile Memory） 라고 합니다.

반도체 메모리 분류

* RAM(Random Access Memory)：기억 내용을 자유롭게 읽고 쓸 수 있습니다.
* ROM(Read Only Memory)：읽기 전용 메모리입니다.

각종 메모리의 특징

항목	RAM	ROM
휘발성	비휘발성
SRAM	DRAM	FeRAM	Mask ROM	EPROM	EEPROM	FLASH
데이터 보존 방법	전압 인가	전압 인가 + 리프레쉬	불필요
읽기 횟수	∞	∞	100억～ 1조회	∞	∞	∞	∞
덮어쓰기 가능 횟수	∞	∞	0회	100회	10만～ 100만회	1만～ 10만회
기판상에서의 쓰기	가능	가능	가능	×	×	가능	가능
읽기 시간	◎	◎	○	○	○	○	○
쓰기 시간	◎	◎	○	－	△	△	△
bit cost	△	○	△	◎	△	△	◎
대용량화	○	◎	△	◎	△	△	◎
메모리셀	Flip-Flop 회로에 기억	콘덴서에 전하 저장	강유전체를 분극	트랜지스터에 이온 주입	플로팅 게이트에 전하 저장	플로팅 게이트에 전하 저장	플로팅 게이트에 전하 저장

메모리제품 상세 페이지

디바이스 원리 ＜DRAM＞

메모리반도체는 RAM과 ROM으로 나누어지게 됩니다.

(메모리 반도체란 정보(DATA)를 저장하는 용도로 사용되는 반도체를 뜻합니다)

RAM은 휘발성 메모리로 DRAM,SRAM으로 나누어지게 되는데 주로 한국기업은 DRAM을 사용하기때문에

RAM=DRAM이라고 생각하시는것이 좋을 것 같습니다.

DRAM은 단기간에 메모리를 저장하고, 전원이 꺼지면 날라가기 때문에 휘발성 메모리입니다.

(SRAM은 주로 시스템 반도체에서 사용합니다 속도가 빠르기 때문에....CPU, GPU에 주로 사용합니다.)

ROM은 비휘발성 메모리로 주로, Flash 메모리라고 부르며 현재는 NAND 사용하기 때문에

ROM=NAND 라고 생각하시면 좋을 것 같습니다.

NAND는 메모리에 정보를 저장하고, 전원이 꺼져도 지속적으로 정보를 유지하기 때문에 비휘발성 메모리입니다.

정리: 메모리반도체는 주로 DRAM과 NAND로 나누어지게 됩니다.

출처: SK하이닉스 블로그, http://blog.skhynix.com/2399

DRAM과 NAND의 소자 구조는 다음과 같이 생겼습니다.

DRAM은 트렌지스터 위에 Capacitor이 세워져 있는 상태이고, 이 Capacitor에 정보를 저장하여 사용하는 소자입니다.

NAND의 경우에는 조금 더 설명하겠습니다.

NADN는 Floating gate에 전자가 저장되는 것이에 이부분에 대해서 좀 더 알아보겠습니다.

-NAND 저장 원리-

Control gate에 강한 전압을 가하게 되면, Source와 Drain 사이에 흐르는 전자가 tox(터널링 옥사이드)라고 부르는 절연층을 전자가 터널링해서 Floating gate에 쌓이게 됩니다. 그리고 이 전자는 정보를 저장하게 됩니다.

tox= 터널링 옥사이드라고 부르는 물질로 전자가 터널링할 수 있게끔 만들어진 layer입니다.

Floating gate: 전자가 저장되는 공간으로써 주로 Poly silicon를 사용하게 됩니다.

why?: 폴리실리콘은 중간 중간 Defect을 이용하여 전자를 trap 시킴

(단결정으로 이루어진 Grain boundary 에 전자가 저장되기 때문입니다.)

ONO(Oxide-Nitride-Oxider): Floation gate에 전자가 저장되고, 전압에 의해 그 밖으로 전자가 튕겨져 나오지 않도록 막기 위한 layer로써 blocking layer라고 합니다.

출처: 삼성반도체이야기

NAND는 저장되는 Cell의 양에 따라서 SLC, MLC, TLC로 나누어지게 됩니다.

1개의 셀에 1bit만 저장하는 SLC는 매우 빠른 속도, 높은 정확성, 높은 수명을 가지고 있습니다.

MLC, TLC는 여러 정보를 1개의 Cell에 저장하는 방법입니다.

이러한 기술을 통해 1개의 Cell에 여러개의 정보를 저장하게 되면서 공정 기술 난이도가 상승하지만, 높은 속도가 구현가능하고 한장의 웨이퍼에 Net did(생산가능 칩의 숫자)가 증가하여 원가 경쟁력을 높일수 있는 방법입니다.. 1개의 셀에 여러정보를 이용하게 때문 신뢰성 문제, 비정확성 문제등 다양한 문제가 발생기하도 합니다.

그래서 SLC는 일반적으로 오류가 적고 속도가 빨라, 장기간 높은 신뢰성을 요구하는 자동차, 항공기 스토리지 등에 주로 사용됩니다.

DRAM의 1개의 셀은 1개의 트렌지스터와 ,1캐패시터로 구성되어 있습니다.

NAND는 1개의 트렌지스터로만 구성되어 있습니다.

그럼 이제 다시 DRAM으로 돌아와서 DRAM이 공정이슈는 무엇인지 알아보겠습니다.

SK 하이닉스

DRAM의 동작원리를 다시 자세히 말하면

(사실 이부분이 전자공학과가 아니라 자세한 설명을 못해드리겠습니다 ㅠ)

Word line는 게이트를 On/off 시키는 역할을 하고 Bit line으로 부터 트렌지스터에 전자를 흘려보내면서 Capacitor에 전자를 채우면서 정보가 저장됩니다.

이러한 정보를 읽는 방법은 bit line을 비우면 word line을 타고 전자가 측정되면서 읽힌다고 하는데 이부분에 대해서는 잘 모르겠습니다.

그럼 저는 ... 공정쪽으로 넘어가서 설명해겠습니다.

DRAM도 성능을 높이기 위해, 미세선폭을 사용하게 됩니다. 이로인해 발생하는 문제와 해결방법을 알아보겠습니다.

"DRAM Capacitor leakage current" 이부분 부터 설명하면 자연스럽게 이어질 것 같습

이것은 고질적인 DRAM의 문제로써, Capacitor에 누설전류가 발생함으로써 정보의 저장이 원할하게 되지 않는 문제가 발생합니다. 이 부분을 해결하기 위해 Capacitor의 Capacitance를 향상시키는 방법을 사용합니다.

Capacitor의 성능은 C=EA/d 라고 주로 표현합니다. (저는 A=Area가 좋더라고요...)

그래서 이 성능을 높이기 위해서

A 면적을 높이거나, d두께를 줄여야 합니다. 하지만 d를 너무 줄이게 되면 전자 터널링 같은 문제가 발생하게 됩니다.

그래서 DRAM은 A 면적을 높이는 방법을 사용하게 됩니다. 그래서 위에 SK하이닉스 자료를 보시면 DRMA이 수직으로 높게 상승한 것을 볼 수 있습니다.

하지만 이렇게 DRAM을 높게 쌓아서 Capacitor의 능력을 상승시키는 것은 공정난이도가 매우 상승하게 됩니다. 매우 Vertical 하게 식각을 해야하며, 증착에서도 얇고 균일하게 쌓아야 하며

High aspect Ratio가 100이 넘어가서 capacitor가 무너지거나 기울러지는 문제가 발생하기도 합니다.

이러한 문제를 해결하기 위해 HARC of Etching, ALD 같은 섬세한 공정을 사용하게 되는 것이지요...

그래서 DRAM의 공정에서 증착과 식각이 중요하게 됩니다.

이러한 공정에서 딱 한개 더 중요한게 있습니다.

바로 E=유전율을 높이는 방법입니다. Dielectric constant는 high-K라고 불리는 고유전 물질을 사용하여 Capacitor의 저장능력을 향상시킬 수 있습니다.

여기서 한 가지 더 생각해야 할 것이 있습니다.

바로 Bit line이 줄어들게 되면서 금속간의 상호 간섭으로 인해 생기는 문제가 발생하게 됩니다. 이러한 문제를 해결하기 위해서 절연물질인 low-K 물질을 이용하면 됩니다. 또한, k가 가장 낮은 물질인 air(k=1)을 사용하는 방법이 있습니다.

삼성전자는 7일(현지시각)부터 9일까지 미국 워싱턴 D.C에서 열린 국제전자소자회의(IEDM:International Electron Device Meeting) 2015에서 20나노 D램 핵심 기술 메모리 최소 단위인 셀 배치를 사각에서 벌집(Honeycomb) 구조를 적용했습니다. 그래서 셀간 거리(pitch)를 7.5% 늘리고 셀 캐패시턴스(Capacitance:전하 축적 능력을 나타내는 물리량)를 57%나 확대시킬 수 있었습니다. 반면에 데이터를 읽고 쓸 때 활용되는 비트라인(B/L)에는 에어갭(Air Spacer)을 배치하여 캐패시턴스를 34%나 감소시켰습니다.

그럼 이제 NAND로 넘어가서 알아보겠습니다.

출처: 삼성반도체이야기 http://www.samsungsemiconstory.com/434

낸드는 다시 설명하면,

전자를 영구적으로 보관하는 역할을 합니다.(비휘발성)

그래서 SSD, SD 같은 저장메모리로 사용하게 됩니다.

그리고 과거에는 Floating gate를 사용했지만, 삼성전자에서는 2006년 CTF를 사용했습니다.

CTF는 부도체 SIN을 사용하여 전자를 Trap 시키는 방식으로 전자를 저장하게 됩니다.

이러한 SIN로 바꾼 이유는 기존에 도체 성질을 가지고 있었던 floating gate를 사용하면서 cell간의 사이즈가 작아지게 되면서 Capacitive Coupling이 발생하게 되었고, 온도상승 및 소자특성이 떨어지는 현상이 발생하게 되었습니다. 그리고 전하를 강하게 붙잡아 두는 것이 힘들었습니다.

그래서 부도체를 사용하여 Capacitive Coupling현상을 감소시키고, 전자를 강하게 Trap 시키는 방법을사용하게 되었습니다.

이것이 발전한 것이 3D-CTF 기술입니다.

선폭이 점점 미세화 됨에 따라서, 평면 NAND는 소자간의 간섭으로 인해 문제가 생기며, 고집적화로 용량을 더 이상 늘릴 수 없는 문제가 생겼습니다. 즉 미래가 안보이는 것이죠...반도체는 점점 집적화가 되야 경쟁력이 발생하니까...

그래서 삼성이 내놓은 것이 바로 Vertical nand 입니다.

위로 쭈욱 쌓아버려서 전자를 저장하는 방식입니다. 이러한 방식으로 인하여 고용량 NAND를 만들 수 있습니다.

이러한 Vertical NAND의 핵심은 바로 Etching 기술 입니다.

Channel Hole Etching으로 불리오는 이 기술은 매우 높은 층을 뚫는 기술입니다.

즉 균일하게, Vertical하게, 원하는 부분만 식각을 해야 함으로 매우 어려운 기술이라고 볼 수 있습니다.

그래서 이제 NAND의 핵심은

얼마나 더 높이 쌓느냐!! 이것이 핵심입니다.

아니 그럼 DRAM은 못쌓아??

안타깝게도 DRMA은 구조가 복잡하여 ...이러한 방법을 사용할 수 없습ㄴ디ㅏ.

그래서 NAND에서도 사용하지만, DRAM에서도 사용하는 방법이 패키징을 이용하여 칩을 아예 쌓아버리는 방법이 존재합니다.

그리고 선폭이 좁아지면서 생기는 기생캐패시터 문제가 발생한다고 말했는데,

그 부분을 해결하기 위해서 Air gap 을 형성합니다.

공기를 사용하는 이유는 절연성질이 매우 뛰어나기 때문입니다.

특허청: 삼성전자 특허

S-TCAT 구조에 적용되는 Stress free한 WL air-gap을 형성하는 방법이다.

S-TCAT 구조에 있어서, WL Gap-fill에 Dielectric material을 사용할 경우 volume shrinkage로 인해 구조변형이 발생된다. 이로 인해 야기되는 Crack 및 Metal contact mis-align을 해결한다.

첫번째 방법으로 HDP Depo시 Hangover가 발생하는 Deposition 특성을 이용하여 air-gap을 형성한다. WL cut 공정을 진행한 후 WL의 윗부분에 HDP를 depo하고, CMP 공정을 행한다. 다음으로 Depo된 HDL을 덮도록 ALD를 Depo한다. 이 때, Hangover가 발생하는 Deposition 특성으로 인해 air-gap이 형성된다. Depo된 ALD 상에 TEOS(or HDP)을 Depo하고 CMP 공정을 진행한다. 두번째 방법으로는 CMP 공정 후에 발생하는 narrow gap을 Step coverage 우수한 ALD 방식으로 fill하는 방법이다. WL cut 공정에 의해 형성된 Trench에 CMP Slurry가 잔존하는 것을 방지하기 위해, WL Cut 후 WL 윗부분에 HDP을 depo한다. 그리고, depo된 HDP의 상부 표면을 덮는 동시에 이웃하는 HDP 사이를 메우도록 ALD을 depo한다. Depo된 HDP와 ALD를 CMP 공정으로 평탄화하여 air-gap을 형성한다.

Volume shrinkage로 인한 구조변형을 방지하여 Crack 및 Metal contact mis-align이 해결되고, WL cut 공정에 의해 형성된 Trench에 CMP Slurry가 잔존하는 것을 방지할 수 있다.

지금까지 사실...완벽하게는 아니고

간략하게 DRMA과 NAND에 대해서 알아보았습니다~~